站内搜索
 
EDC系列软件   EDC系列软件
   
 
 
 
 
 
 
dg
 
解决方案   解决方案
   
 
 
 
 
 
 
dg
 
联系方式
 
电话:0755-29165342
传真:0755-29183559
咨询热线:13544129397
联系人:刘先生
dg
 
关于EDC
 
联系我们
 
解决方案
 
新闻中心
您当前所在位置:首页 > 新闻中心
 
d
 
学好这几项 你就是合格的FPGA设计师

    作者:宏拓新软件
    发布日期:2020-09-14         
阅读:25     
 
 

FPGA设计者的5项基本功,跟小编一起来看看吧!

模拟仿真-作用和时序模拟仿真,写Testbench。

综合-查询占有的资源并开展提升,一般的FPGA设计工程师没有这一概念。

时序剖析-在FPGA最重要的一部分,大部分难题都产生在时序上。

调试-FPGA解决困难的能力。

最终是验证。

FPGA

针对FPGA设计者而言,学好这5项基本功,与用好相对的EDA专用工具是同一道理,它们之间的对应关系如下:

●仿真:Modelsim,QuartusII(SimulatorTool)

●综合:QuartusII(CompilerTool,RTLViewer,TechnologyMapViewer,ChipPlanner)

●时序:QuartusII(TImeQuestTimingAnalyzer,TechnologyMapViewer,ChipPlanner)

●调试:QuartusII(SignalTapIILogicAnalyzer,VirtualJTAG,AssignmentEditor)

●验证:Modelsim,QuartusII(TestBenchTemplateWriter)。

把握HDL语言尽管不是FPGA设计的所有,可是HDL语言对FPGA设计的影响围绕于全部FPGA设计步骤中,与FPGA设计的5项基本功是紧密联系的。

针对FPGA设计者而言,用好“HDL语言的可综合子集”就能够进行FPGA设计50%的工作——设计方案编号。

只要练好模拟仿真、综合、时序剖析这3项基本功,针对学习培训“HDL语言的可综合子集”有以下帮助:

●根据模拟仿真,就能够观察HDL语言在FPGA设计中的逻辑行为。

●根据综合性,就能够观察HDL语言在FPGA设计中的物理完成方式。

●根据时序剖析,就能够观察HDL语言在FPGA设计中的物理完成特点。

针对FPGA设计者而言,用好“HDL语言的验证子集”,就能够进行FPGA设计的另外50%的工作中——调试和验证。

●先构建FPGA验证环境,根据模拟仿真的方式能够检测FPGA设计的准确性。

●全方位的模拟仿真验证能够降低FPGA硬件配置调试的任务量。

●各位小伙伴们可以把硬件配置调试与模拟仿真验证方式融合起来,用调试处理模拟仿真未验证的难题,用模拟仿真确保早已处理的难题没有调试中重现,这样的话能够创建一个回归验证步骤,有利于FPGA设计项目的维护。

FPGA设计者的这5项基本功并不是独立使用的,务必融合应用才可以进行一个详细的FPGA设计步骤。

换个角度来看,根据进行一个详细的FPGA设计流程才可以最有效地训练这5项FPGA基本功。

只有对这5项FPGA设计基本功拥有基本的了解,才可以逐一加强学习,随后各位小伙伴们把学得的专业知识再度用以详细的FPGA设计流程。只有这样,才能够明显提高FPGA开发设计水平。

 

[打印本页]  [关闭窗口] 

 
 
 
深圳市宏拓新软件有限公司   电话:0755-29165342 29165247  传真:0755-29183559   24小时咨询热线:13544129397   联系人:刘先生    网站地图
地址:深圳市龙华区民治街道东边商业大厦6楼  Copyright © 2004 - 2019 EDC Corporation, All Rights Reserved 粤ICP备06070166号
 
旺旺:点击我发消息